我覺得這個問題問得很好，雖然我經(jīng)常在設計有源
晶振時，也用了這兩個電阻，但看了這篇文章以后，才知道為什么要加它？
一般大公司硬件電路都有最小化設計，是長期經(jīng)驗總結(jié)出來的，為的是減少重復性勞動和確保產(chǎn)品質(zhì)量。大家畫圖基本上直接抄模塊電路，審查的人也按照標準電路檢查，這樣就不用每次都考慮如何設計。你說的晶振輸出串電阻就來自于最小化設計，對于數(shù)字電路里最重要的時鐘源部分，應該特別注意保證信號完整性，最小化設計中晶振外圍電路除了電阻還要有一些其他器件。
串電阻是為了減小反射波，避免反射波疊加引起過沖。有時，不同批次的板子特性不一樣，留個電阻位置便于調(diào)整板子狀態(tài)到最佳。如無必要串電阻，就用0歐電阻連接。反射波在大部分電路里有害，但PCI卻恰恰利用了反射波形成有效信號。
一、減少諧波，有源晶體輸出的是方波，這將引起諧波干擾，尤其是阻抗嚴重不匹配的情況下，加上電阻后，該電阻將與輸入電容構(gòu)成RC積分平滑電路，將方波轉(zhuǎn)換為近似正弦波，雖然信號的完整性受到一定影響，但由于該信號還要經(jīng)過后級放大、整形后才作為時鐘信號，因此，性能并不受影響，該電阻的大小需要根據(jù)輸入端的阻抗、輸入等效電容，有源晶體的輸出阻抗等因素選擇。
二、阻抗匹配，減小回波干擾及導致的信號過沖。我們知道，只要阻抗不匹配，都會產(chǎn)生信號反射，即回波，有源晶體的輸出阻抗通常都很低，一般在幾百歐以下，而信號源的輸入端在芯片內(nèi)部結(jié)構(gòu)上通常是運放的輸入端，由芯片的內(nèi)部電路與外部的無源石英晶體構(gòu)成諧振電路（使用有源晶體后就不需要這個晶體了），這個運放的輸出阻抗都在兆歐以上。
信息來自：鉭電容 陶瓷電容 二、三極管 晶體振蕩器
